סינטזה

פונקציונלית netlist סינטה של קוד המקור לקבלת

Linth checking

לאימות איכות הקוד והתאמתו למדדי איכות linth הרצת בדיקות

STA (Static Timing Analysis)

ובדיקה שהתכנון עומד בהן. דיבוג ושינוי עד לעמידה במשטר התזמון timing contraints הגדרות

RTL Coding

verilog ,system verilog,VHDL :קידוד בלוקים מורכבים בשפות

סימולציות

ביצוע אימות התכנון בעזרת כלי סימולציה